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版主: QinQZ, dongguo100

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预览 [XILINX]请问某一由HLS生成的ip核从DDR内存读数据至片上BRAM，实测耗时比综合报告的多6到8倍是什么原因？？	nuaaceieyty 2020-8-6	16340	鑫梦 2020-8-6 17:42
预览 [ALTERA]有人遇到过FPGA引出一些测试引脚，最后把这些信号放回去时，输出数据也会改变吗	15125413637 2020-8-5	46967	QinQZ 2020-8-6 15:36
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