有关verilog模块的问题

风吹草动 · 发表于 2016-1-12 10:53:17

不好意思打扰大家了，要询问一个有关模块的疑问点：就是我最近看程序中，发现这样定义一系列模块，麻烦大家看看#（***）是表示的什么意思？？~~谢谢你们了~
parameter coef_width = 16;
parameter di_width = 8;
parameter [2:0] v = 3'h0;

dctu #(coef_width, di_width, v, 3'h0)
dct_unit_0 (
.clk(clk),
.ena(ena),
.ddgo(ddgo),
.x(x),
.y(y),
.ddin(ddin),
.dout(dout0)
);

dctu #(coef_width, di_width, v, 3'h1)
dct_unit_1 (
.clk(clk),
.ena(ena),
.ddgo(ddgo),
.x(x),
.y(y),
.ddin(ddin),
.dout(dout1)
);

Greece · 发表于 2016-1-12 10:53:18

#()内是修改modlue内的parameter参数 QQ截图20160114183854.png

正点原子 · 发表于 2016-1-12 23:26:20

帮顶

风吹草动 · 发表于 2016-1-14 20:47:43

谢谢你啦~~

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