verilog中模块之间如何调用寄存器

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taojiang

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发表于 2017-3-10 17:22:52 | 显示全部楼层 |阅读模式

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初学verilog，遇到一个疑问，就是比如：在1.v文件我写了一个top模块，在2.v写了一个module，里面定义了一个寄存器reg,我想在顶层模块调用reg,这个怎么处理？我的想法是在2.v文件中定义了一个output类型的端口out，然后assign out = reg;之后我在top又定义了一个reg,如果不定义的话编译器会报错，这样写有没有问题？求大神指点。。。。

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