毛刺信号怎么解决？刚学

zhoujianwen

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity test is
port(
        clkin:in std_logic;
        en:in std_logic;
        data_in:in std_logic_vector(15 downto 0);
        clk_outut std_logic;
        data_outut std_logic);
end entity;

architecture behave of test is
signal ien:std_logic;
signal clk_temp:std_logic;
signal clk_out_temp:std_logic;
signal reset:std_logic;
signal icnt:std_logic;
signal iicnt:std_logic;
signal cnt:integer;
begin
clk_out<=iicnt and clkin;
process(clkin)
begin
if rising_edge(clkin) then
        ien<=en;
end if;
end process;


process(clkin)
begin
        if rising_edge(clkin) then
                iicnt<=icnt;
        end if;
end process;

process(clkin,en)
begin
        if rising_edge(clkin) then
                if en='1' and ien='0' then
                        reset<='1';
                else
                        reset<='0';
                end if;
        end if;
end process;



process(clkin,en,reset)
begin
        if rising_edge(clkin) then
                if reset='1' then
               cnt<=0;
               icnt<='1';
            elsif icnt='1' then
                                data_out<=data_in(cnt);
                                cnt<=cnt+1;
                                if cnt>=15 then
                                        icnt<='0';
                                        cnt<=cnt;
                                end if;
                else
                        if icnt='0' then
                                data_out<='0';
                        end if;                       
                end if;
        end if;

end process;
end behave;

xuande

是仿真出毛刺，还是实际电路？

zhoujianwen

xuande 发表于 2016-11-1 16:11
是仿真出毛刺，还是实际电路？

时序仿真

正点原子

帮顶

xuande

zhoujianwen 发表于 2016-11-1 16:48
时序仿真

仿真有毛刺，基本是程序问题。

zhoujianwen

xuande 发表于 2016-11-1 21:59
仿真有毛刺，基本是程序问题。

这个是可编程逻辑器件啊大哥。。。。就是硬件设计语言化。。。。这个仿真是根据实际的逻辑门电路的延时时间来的。图和程序都给出来了，我是想知道怎么解决而已，这个就基本是器件运行时候的效果。上图就是延时造成的在时钟上升沿的时候，那个icnt信号还是之前的状态，所以末尾与门得出了那个毛刺。

xuande

zhoujianwen 发表于 2016-11-2 10:10
这个是可编程逻辑器件啊大哥。。。。就是硬件设计语言化。。。。这个仿真是根据实际的逻辑门电路的延时时 ...

CPLD/FPGA我现在就在用。

我用verilog，不懂你这VHDL，
而且图上没有标出信号名称，也没有指出哪个部位是你说的毛刺，看起来更费劲，

我说的程序有问题，就是指你的代码，你设计的逻辑。

zhoujianwen

你的程序从来没有毛刺的情况吗

zhoujianwen

xuande 发表于 2016-11-2 11:11
CPLD/FPGA我现在就在用。

我用verilog，不懂你这VHDL，

你的程序从来没有毛刺的情况吗

xuande

zhoujianwen 发表于 2016-11-2 11:24
你的程序从来没有毛刺的情况吗

有过，我不认为它是毛刺，
而是代码有问题造成的必然结果。