Verilog入门，请问一个问题

ExiBQ

请问一下，为什么下列代码输出的波形是这样的？
[mw_shl_code=c,true]module encoder(in_value,out_value);
  input in_value;
  output out_value;
  reg [2:0]out_value;
  always@(in_value)
  begin
    out_value=3'bxxx;
    if(in_value==8'b00000001)out_value=3'b000;
    if(in_value==8'b00000010)out_value=3'b001;
    if(in_value==8'b00000100)out_value=3'b010;
    if(in_value==8'b00001000)out_value=3'b011;
    if(in_value==8'b00010000)out_value=3'b100;
    if(in_value==8'b00100000)out_value=3'b101;
    if(in_value==8'b01000000)out_value=3'b110;
    if(in_value==8'b10000000)out_value=3'b111;  
  end
endmodule

module test;
  reg [7:0]i;
  wire [2:0]b;
  initial
  begin
        i=8'b10000000;
    #10 i=8'b01000000;
    #10 i=8'b00100000;
    #10 i=8'b00010000;
    #10 i=8'b00001000;
    #10 i=8'b00000100;
    #10 i=8'b00000010;
    #10 i=8'b00000001;
  end
  encoder e1(i,b);
endmodule[/mw_shl_code]为什么前面的i对应的b都没有结果呢？多谢

ExiBQ

已解决，需要在output out_value后加一行wire [7:0]in_value;

haoyumc

路过学习。。。