请问分频系数为什么要+1

dipolo

Tout（溢出时间）=（ARR+1)(PSC+1)/Tclk

请问其中的两个+1分部是什么意思啊？

ARR+1是因为计算由0开始算起吗？那PSC+1呢？

（ARR是0.1ms，PSC是分频系数）

lvehe

去参考手册看定时器的计数时序图。下图是分频系数从1变为4的情况。最下面的Prescaler counter即PSC的值，为3的时候，实际是从0计到3，共4次。第3行的CK_CNT低电平宽度变为原来的4倍。第4行的Counter register即ARR的值，也是从0开始计的，图中是计到0xFC，加1后为253。可见变为原来的4倍后，ARR每计一次花的时间也变为原来的4倍，即计时频率下降了。预分频系数寄存器为16位，可取的值为0到65535，所以实际上定时器的分频范围为1到65536。

xuande

CPU就是这么设计的，没有为什么。

见过别的芯片也是这样。
深层原因可能是：
寄存器只有16位，最大值是0xFFFF，65535，
但设计指标想达到0x10000，凑整数，
于是采用了这个办法。
可能还有一个好处：用户不小心设为0的时刻，存在除数为0的不确定情况。