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关于ADC实验的时钟问题

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发表于 2012-8-18 01:57:52 | 显示全部楼层 |阅读模式

正点原子逻辑分析仪DL16热卖中，最多16通道，采样率最高可达1GHz，存储深度可达3.5Gbit

RCC->CFGR&=~(3<<14); //分频因子清零 //SYSCLK/DIV2=12M ADC时钟设置为12M,ADC最大时钟不能超过14M!
//否则将导致ADC准确度下降!

根据手册 ADCPRE[1:0] = 00: PCLK2 2分频作为ADC时钟
sysclk应该是72MHZ，2分频后应该是36M啊，怎么是12M呢？麻烦刘兄讲解下，谢谢

正点原子逻辑分析仪DL16劲爆上市

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发表于 2012-8-18 10:07:16 | 显示全部楼层

正点原子ESP32 AI开发套件上市，python

内部有个RCC->CFGR用来配置分频的，72M 6分频就是12M，为什么要12M，是因为规定不能高于14M

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发表于 2012-8-18 10:28:51 | 显示全部楼层

先看看寄存器描述再问.
2<<14位就是2分频么?
那3<<14还是3分频呢...你见到过3分频的么?

我是开源电子网www.openedv.com站长，有关站务问题请与我联系。
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楼主| 发表于 2012-8-18 11:50:58 | 显示全部楼层

疑问正是来自于ADC代码里的

RCC->CFGR&=~(3<<14);

根据数据参考手册

ADCPRE 赋值为 00，这个时候应该是2分频啊，怎么是六分频呢？

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楼主| 发表于 2012-8-18 12:17:17 | 显示全部楼层

回复【4楼】happylife:
---------------------------------
晕，原来是后面又赋值为10了

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楼主| 发表于 2012-8-18 12:17:37 | 显示全部楼层

关了吧，没看见后面那句，不好意思哈

正点原子DS100手持Mini示波器发布，50M带宽，250M采样，双通道设计，美观大方，每个工程师都能用到.

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发表于 2014-4-17 09:37:14 | 显示全部楼层

那只要后面一句不行吗

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