Xilinx FPGA入门连载56：FPGA片内异步FIFO实例之FIFO配置

rousong1989

Xilinx FPGA入门连载56：FPGA片内异步FIFO实例之FIFO配置

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1新建源文件

打开ISE工程，如图所示，在“Design à Implementation à Hierarchy”中的任意位置单击鼠标右键，弹出菜单中选择“New Source..”。

在“New Source Wizard”中，做如图所示的设置。

●  “Select Source Type”中选择新建文件类型为“IP(CORE Generator & Architecture Wizard)”。

●  “File name”即文件名，我们命名为“fifo_controller”。

●  “Location”下面输入这个新建文件所存放的路径，我们将其定位到工程路径下的“ipcore_dir”文件夹下。

●  勾选上“Add to project”。

         完成以上设置后，点击“Next”进入下一步。

2IP选择

在“Select IP”页面中，如图所示，我们在“Viewby Function”下面找到“Memories &Storage Elements à FIFOs à FIFO Generator”，单击选中它，接着点击“Next”进入下一步。

         如图所示，弹出“Summary”页面后，点击“Finish”即可。

3 FIFO配置

         弹出的第1个页面中，如图所示，“InterfaceType”选择“Native”，然后点击“Next”到下一个配置页面。

         弹出的第2个页面中，如图所示，“Read/WriteClock Domains”选择“IndependentClocks(RD_CLK, WR_CLK) Block RAM”，然后点击“Next”到下一个配置页面。

         弹出的第3个页面中，如图所示，“Read Mode”选择“Standard FIFO”。FIFO写数据位宽“Write Width”输入“8”bit；FIFO深度“Write Depth”输入“32”，FIFO读数据位宽“Read Width”输入“16”bit。其他配置默认即可，然后点击“Next”到下一个配置页面。

         如图所示，第4个页面不需要额外配置，我们暂时不用这些相关信号。

         余下3个页面（第5、6、7页）均使用默认设置即可，点击“Generate”生成FIFO。