verilog语言的加减乘除运算符

crimsonblood

    最近刚学习FPGA，求高手解答一下Verilog语言中的加减乘除运算符和IP核中的加法器减法器乘法器和除法器有什么区别，加减乘除运算符是如何综合的？？

小梅哥

对于altera的fpga，使用quartus ii软件开发，加法，减法会由通用逻辑实现，乘法可选通用逻辑搭建乘法器或者使用芯片内特有的硬件乘法器，除法使用逻辑搭建除法器，不过运算速度慢、效率低，耗费逻辑资源多。想学altera fpga的，可以加入我们芯航线fpga学习群一起学习472607506

pbxywyq

综合器不就是干这个的吗，把你的语言描述翻译成硬线逻辑。你在Verilog中的加减乘除运算表达式经综合器综合后产生的就是与IP和中的加法器、减法器、乘法器和触发器一样的硬线逻辑呀。

crimsonblood

小梅哥 发表于 2016-2-23 08:34
对于altera的fpga，使用quartus ii软件开发，加法，减法会由通用逻辑实现，乘法可选通用逻辑搭建乘法器或者 ...

谢谢啦，请问这个是qq群吗