verilog里always下第一个 if 语句里面的变量为什么一定要是always里的敏感变量呢

crimsonblood · 发表于 2015-10-19 21:09:59

代码为：

module fp_verilog(
             clk,rst_n,
				 fm
				 );
parameter devide=32'd99;
input clk;   //时钟信号
input rst_n; //复位
output fm;   //输出 低亮高不亮

wire a;
reg[31:0] cnt;

//assign a=clk||!rst_n;
always @(posedge clk or posedge rst_n)
begin
	if(rst_n==1)
		cnt<=devide;
	else if(cnt==32'd0)
	   cnt<=devide;
	else
		cnt<=cnt-32'd1;
end
assign fm=(cnt>=(devide/2))? 1'b0:1'b1;

endmodule[/mw_shl_code]

正确，通过编译
当代码为：

[mw_shl_code=c,true]module fp_verilog( clk,rst_n, fm ); parameter devide=32'd99; input clk; //时钟信号 input rst_n; //复位 output fm; //输出低亮高不亮 wire a; reg[31:0] cnt; //assign a=clk||!rst_n; always @(posedge clk or posedge rst_n) begin if(cnt==32'd0) cnt<=devide; else if(rst_n==1) cnt<=devide; else cnt<=cnt-32'd1; end assign fm=(cnt>=(devide/2))? 1'b0:1'b1; endmodule[/mw_shl_code]

就出现编译错误，两个程序单纯的调换了if判断的顺序，为何always下第一个 if 语句里面的变量为什么一定要是always里的敏感变量呢

laidaihua · 发表于 2015-10-19 21:10:00

楼主理解有误，其实这个问题反映的正是硬件描述语言和程控编程语言的本质差别。
在HDL语言中(不论是Verilog还是VHDL等)，if()里面的判断一定是最先决的条件，后面的else()里面的判断一定是在先决条件不成立时再进行低一级的判断，所以类似于异步清零或置位等操作，必然是要优先于其它同步逻辑的，所以这类条件判断就一定要放在if()里面，否则就没有硬件能够与之对应了。
而对于C语言等程控编程语言，if()判断仅仅是由ALU进行逻辑运算，而不是对应着实际的硬件，所以只要逻辑条件能覆盖完全，哪个先判断哪个后判断并不影响实际运算结果，至多只会影响ALU的运算效率而已。。

crimsonblood · 发表于 2015-10-19 21:55:03

经过多次试验，发现if的先后顺序确实不同，if的顺序决定了异步清零的引脚，先写任何敏感列表中的变量，都会将其的逻辑优先影响cnt寄存器的值，如果开始没有敏感列表中的变量，也许在综合的时候无法将异步变量选出，导致编译失败吧，这是我的理解，写了个一位寄存器的计数器，相当于带异步清零的D出发器，大家可以对照程序和RTL图来感觉if判断先后的区别

module fp_verilog(
             clk,rst_n,a,
 fm
 );
parameter devide=32'd99;
input clk;   //时钟信号
input rst_n; //复位
input a;
output fm;   //输出 低亮高不亮


reg cnt;

//assign a=clk||!rst_n;
always @(posedge clk or posedge rst_n or posedge a)
begin
 if(rst_n)
 cnt<=0;
 else if(a)
   cnt<=0;
 else
 cnt<=~cnt;
end
assign fm=cnt;

endmodule
[/mw_shl_code]