Verilog如何实现二维数组输出？

单片机菜鸟

各位大哥，求教一下，Verilog如何实现二维数组输出。看过网上的例程，一般都是拆成一维数组输出的，但是如果数组有很多个元素，那么好像写起来很麻烦，请问有没有什么方法，可以实现。谢谢各位大哥

[mw_shl_code=c,true]module fsmc( input clk, inout [7:0] A, inout [15:0] D, input fsmc_nwe, input fsmc_noe, input fsmc_ne, output reg [15:0] word_data [7:0] ); reg [15:0] indata; //reg [15:0] word_data [7:0]; //写数据到fpga always@(negedge fsmc_nwe or posedge clk) begin if(fsmc_nwe==0) begin if(fsmc_ne==0) begin word_data[A]<=D; end end end[/mw_shl_code]

[mw_shl_code=c,true]reg [15:0] word_data [7:0]; fsmc U3( .clk(clk), .A(ADDR), .D(DATA), .fsmc_ne(fsmc_ne), .fsmc_nwe(fsmc_nwe), .fsmc_noe(fsmc_noe), .word_data(word_data) );[/mw_shl_code]

xuande

8位接口输出16位数据？

单片机菜鸟

有8条地址线，16条数据线

单片机菜鸟

在fpga中，我想在fsmc模块中用类似于c的那种u16 word_data【64】来存储stm32发过来的数据，其他模块word_data里面的数值。但是发现Verilog中好像没法输出类似于 [15:0]word_data[7:0]这种类似于数组的东西。

单片机菜鸟

不好意思，其他模块读取word_data里面的数值

李松霖

请问这个问题你解决了么？我遇到了同样的问题。。

蜗牛142

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