两路AD转换会互相干扰吗？

zhbear · 发表于 2015-4-7 19:55:42

我用ADC+DMA的方式进行AD采样，发现一个现象，接口都悬空时，采集值都集中在1.5V左右，但是当其中一个接入3.3V时，会影响下一路的采集，请问这是什么原因啊？

这个是都悬空的

这个是在通道1接了3.3的电压，可以明显看到影响了后边的采集数值

这个是接在通道2，可以看到对于1的采集是没有影响的

这个是接在通道3，可以看到对于前两个是没有影响的
我不是很清楚其中的原因，请教一下。

正点原子 · 发表于 2015-4-7 20:09:37

帮顶。。。。

cz215592259 · 发表于 2015-4-13 10:21:49

我也遇到了这样的问题，不知道是不是采样时间的问题，求高手解答

yueli · 发表于 2015-4-13 22:15:27

我也遇到了这个问题，弄到最后也没有找到问题。

菜鸟大神 · 发表于 2015-5-7 12:00:37

我也遇到这个问题，还不晓得扎个解决，这个干扰太大了 http://www.openedv.com/posts/list/51666.htm

红木甲板 · 发表于 2015-5-7 15:22:32

降低采样速率（增大采样时间）影响会小一些，同一个ADC开启多个通道时在通道切换的时候会有影响，如果采样速度太快影响就明显了，感觉ST内部的ADC做的不是很好

xuande · 发表于 2015-5-7 16:20:16

给输入管脚都接上固定的电压信号。

悬空，想不跳都难。

mmyg · 发表于 2015-5-19 17:23:58

我也遇到了这个问题虽然只有0.01V的串扰，但对16位的AD转化来说，感觉还是有点大，求大神说说解决方法

752151619 · 发表于 2018-8-16 10:44:43

多转几次然后扔掉前几次的转换值取最后转换的值试试

SimpleLife · 发表于 2018-8-16 11:45:58

7楼正解

edmund1234 · 发表于 2018-8-16 18:53:35

这很正常， SRA 的ADC都有这特性，原因是保持电容的冲放电问题。
比如上一个通路是3V, 取样时，保持的电容就是接近3V, 当你转到下一通路是1V的，该电容就是从3V放电到1V, 这是cros stake效应

减低cros stake效应的方法
一，通路转换间加Delay
二，增加取样时间
三，降低被接到来AD的外围接口的阻抗

WFENG · 发表于 2018-8-16 19:12:41

一个用ADC1，另一个用ADC2，应该就行了，，，这样数据不储存在同一个寄存器，不会产生干扰

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两路AD转换会互相干扰吗？

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