求助：VHDL实现两个输出信号延时，不知道咋实现

ham8665746 · 发表于 2015-3-26 19:45:46

正在学习VHDL，有一个问题不知道咋实现，希望大家帮忙。
输入信号 I_moen 和I_boen,输出信号 O_mo 和O_bo。要求：
1. I_moen出现上升沿， O_mo转为高电平；同样 I_boen出现上升沿， O_bo转为高电平；下降同样
2. 开始，O_mo上升500ns后， O_bo才可以变高；
3. 都为高电平后，在 O_bo下降200ns后，O_mo才可以下降。
4. 两个延时时间都可以改变