重新画了，总算全部弄完了。。。这么小一个我画了好久

Scy · 发表于 2014-9-7 22:47:54

有啥需要改进的地方麻烦各位大大指出来了，谢谢

感激涕零啊

正点原子 · 发表于 2014-9-7 22:47:55

覆铜间隙搞大点
其他没啥问题,应该可以正常工作.

REBORN · 发表于 2014-9-7 22:47:55

背面走线尽量短，有空地尽快跳回到顶层布线，最好是能有一个较完整地平面，看你背后几根线把地都切的差不多了，这样铺铜就起不到太大抗干扰和屏蔽作用，只能做连接用。
顶层和底层铺铜之间尽量多打过孔啊，看你就靠着几个接插件位置连接正反面铺铜。
还有就是规则设置，我一般地铺铜和电源线之间间距10mil（通用基础间距设定6mil），铺铜和焊盘间距20mil，这个我觉得间距大些好焊接，避免靠的太近向外导热，同网络铺铜和焊盘之间那个四叉连接20mil

shihantu · 发表于 2014-9-7 22:47:55

回复【15楼】REBORN:
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能注意地平面问题,应该对信号线的包地有所理解.

增加信号线电容是会的,但考虑到空间电场的改变,可以降低对外辐射和感应,结果就是改善EMC和EMI.信号的回路面积减少也有类似效果,如果是微带线就需要慎重考虑铺铜.

铜面完整和参考平面完整没有必然关系,在一些关键位置打孔可以有效改善参考平面的完整度.LZ的底层可以不用改线或者稍微调整位置,通过打过孔改善地平面.

仔细看LZ的图,发现顶层和底层的GND是通过JTAG接口相连的,AVDD的电源完整性堪忧.晶振电容GND距离AGND也太远,绕了整个板.

青苹果PAD · 发表于 2014-9-8 08:22:53

请问这是用什么软件设计的。

Scy · 发表于 2014-9-8 08:27:03

回复【2楼】正点原子:
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谢谢原子哥

Scy · 发表于 2014-9-8 08:27:25

回复【3楼】青苹果PAD:
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Altium Designer 9

青苹果PAD · 发表于 2014-9-8 08:31:33

哦，知道了，图画的真漂亮。

Scy · 发表于 2014-9-8 08:48:33

回复【6楼】青苹果PAD:
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谢谢，其实不咋地。。

黑夜之狼 · 发表于 2014-9-8 14:55:04

LZ，敷铜间距是默认的吧？

Scy · 发表于 2014-9-8 16:57:20

回复【8楼】黑夜之狼:
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恩，后来我改成20mil了

小温 · 发表于 2014-9-8 21:04:03

晶振下面一般不走线的吧，负载电容应该尽量靠近晶振的两个管脚，主电源网络的线宽应该尽量大一点，顶层MCU下面有锐角，R1和R3之间有锐角

Scy · 发表于 2014-9-8 22:20:35

回复【10楼】小温:
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晶振下面没走啊，C2 C3就是负载电容，感觉...不能再靠近了
顶层MCU下面有锐角是指晶振Y1右下角的过孔处的锐角吗
R1和R3处的锐角是指 R3左侧过孔处的走线吗？
非常谢谢你耐心看完，帮我指出错误

会飞的鱼 · 发表于 2014-9-9 16:44:20

回复【11楼】Scy:
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有锐角不代表不能工作。频率不是M赫兹级别的都可以忽略

Scy · 发表于 2014-9-9 22:22:12

回复【12楼】会飞的鱼:
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哦哦，这样啊

REBORN · 发表于 2014-9-9 23:48:49

在这还想请教一个问题，我一般顶层都是走线就太喜欢铺铜，感觉铺铜后反而增加走线电容，而且由于走线密集，实际铜面非常不完整，感觉也起不到什么作用，不知道这样理解是否正确。

小温 · 发表于 2014-9-18 08:49:20

回复【11楼】Scy:
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布线习惯，一般不出现锐角

yueguang3048 · 发表于 2014-9-23 10:17:54

感觉晶振的封装好大布线尽量避免锐角

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重新画了，总算全部弄完了。。。这么小一个我画了好久

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