QUARTUS II 9.0 工程导入FIFO，并元件例化，读写数据时的疑问

wjfhsym

系统是ALTERA FPGA 采集高速AD数据 与STM32通信， 在 QUARTUS II 9.0 工程导入了FIFO，只进行了元件例化，就是在原来VHDL代码中加入 FIFO 端口定义和映射语句，像WR ，RD读写 使能都没有在代码中写出来。  我只是在STM32控制 FIFO的读写，和空标志。 初始化后，读写 为高电平才能使能，而不是像  同步FIFO 定义的  读写 是低电平使能的，数据通信基本成功。我的问题是， 这个FIFO 读写使能  怎么用，  读写控制代码是在 STM32 中 还是在 VHDL中。因为现在的情况是，我只在32中初始化读写  ，VHDL中只导入FIFO ，   就能工作了。

正点原子

帮顶....

傲娇的放牛娃

想问下楼主，如何读取fifo数据的，是stm32的io口模拟rdclk，实现数据读取么？rdclk的大概速度在多快？