使用vivado2023.2仿真DDR3初始化失败

a614922411

最近在用vcs仿真MIG IP，在网上搜到的方法是用example design里的例子，看例程里也是直接复制到下面的，但是因为想自己执行一些别的对DDR的操作觉得用那个不太方便，所以想自己添加仿真模型，过程中碰到了一些问题：
首先是例程里有很多延时模块，但是看到有人说只复制ddr3_model和.vh文件就行了，因此我的仿真文件是下面这样的：

因为板子上用了两个ddr，所以我不确定要怎么连线，于是把例程里的连线方式复制过来了，

首先想请教的就是这种例化和连接方式是否正确，如果不正确的话要怎么调整
其次是我在仿真时出错了，报错如下图：

用vivado自带仿真器仿真时也是这种错误，跑到10us左右就自己停了

vcs也只能跑到这，想问一下可能是什么原因，怎么解决

FPGA技术

你说的例程指的是达芬奇PRO的DDR3读写控制实验吗？你说的很多延时模块指的是WireDelay.v模块吗？这个模块与ddr3_model.sv与ddr3_model_parameters.vh要一起使用的，因为DDR 对时序极其敏感，WireDelay.v功能类似于模拟 PCB 走线延迟

QinQZ

报什么错，跑10us停了可能是它默认就是跑10us，可以继续运行仿真

a614922411

QinQZ 发表于 2026-5-11 09:20
报什么错，跑10us停了可能是它默认就是跑10us，可以继续运行仿真

图片重新上传了一下，可以确定的是是被$stop函数叫停的，好像是初始化过程出了问题，但是我找不到是哪的原因。

a614922411

做了一下实验，将我的模块替代达芬奇例程里的ddr3读写模块，并将例化方式改成了前面失败案例里的例化方式，观察到初始化成功，觉得问题大概率还是出在缺少例程中的延时模块，那也就是说想要脱离例程通过只例化ddr3model的方式可能不太行，但是这样的话总觉得有点复杂，而且想自己搭建仿真的时候总归是不太方便。想问一下各位在做ddr相关的项目仿真的时候是怎么做的。

a614922411

FPGA技术 发表于 2026-5-11 13:17
你说的例程指的是达芬奇PRO的DDR3读写控制实验吗？你说的很多延时模块指的是WireDelay.v模块吗？这个模块与 ...

是的，好久之前做实验的时候印象里是直接复制ddr3_model就行了，而且我本以为这种延迟模块应该是在model里集成好的，所以最开始的时候没添加，但是我不太理解的是为什么他只对dq信号做了延迟，其他信号反而全部是直连的