请教一个关于SYS_CLKD电平的问题

heguichuan · 发表于 2026-3-6 17:10:46

在《达芬奇Pro工业级核心板原理图_1V0》中，SYS_CLK信号输入BANK34中，BANK34的VDD = 1.35V，但是这个SYS_CLK信号却是3.3V，这合理吗

QinQZ · 发表于 2026-3-6 17:48:51

这样设计不太规范，但实际测试不影响功能

heguichuan · 发表于 2026-3-6 19:16:52

QinQZ 发表于 2026-3-6 17:48
这样设计不太规范，但实际测试不影响功能

3.3V的信号，给到1.35V的VDD的引脚上可以吗？
而且这个是正点的核心板

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