原子例程FPGA使用YT8531发送/接收数据延时问题

Bachelor800

在学习 FPGA 领航者 ARP 实验时，我针对原子哥例程中 “rgmii_rx” 和 “rgmii_tx” 文件的 RGMII 接口延时逻辑存在以下疑问：
硬件层面已知，当 PHY 芯片的 TXDLY/RXDLY 引脚接了上拉电阻时，会对时钟信号产生 2ns 的固定延时（1000M 速率下）。例程中未对时钟做延时处理，反而对 RXD [7:0]、RX_CTL 等数据引脚配置了延时 —— 是否例程默认硬件未接上下拉电阻（时钟无硬件延时），才做了这样的延时设计？这种 “延时数据而非时钟” 的配置是否存在逻辑偏差？
想明确：程序中对数据引脚增加延时的设计意图，是否是为了补偿 “采样时钟未落在数据有效窗口中心” 的时序问题？
若实际硬件未给 TXDLY/RXDLY 接上下拉电阻（时钟无硬件延时），仍沿用例程仅延时数据的逻辑，会导致 RX_CLK 上升沿采样 RXD [7:4]、下降沿采样 RXD [3:0] 时，数据不在稳定采样窗口内，最终引发采样错误。

，非常感谢哪位大神能解答我的疑惑

QinQZ

硬件上已经做了延时，所以程序不用做延时。程序里虽然加了IDELAY原语，但实际IDELAY VALUE等于0，实际上并没有做延时，只是延时IDELAY原语怎么使用的