FPGA学习问题汇总记录贴，要12个字，我就再补点字数

lxl2010 · 发表于 2025-12-24 16:51:08

50M到33.3M，调用ip核，锁相环不能正常输出，不知道何原因。lock信号一直是低电平。

lxl2010 · 发表于 2025-12-24 16:51:09

把PLL的ip核删除后重新设置一个，搞定

QinQZ · 发表于 2025-12-25 09:08:34

检查下给pll的复位信号对不对

CJC529 · 发表于 2026-1-4 16:55:12

检查输入时钟是否有你看你sys_clk都没信号

lxl2010 · 发表于 2026-1-5 14:48:58

I:\FPGAprj\q1.png
应该不是复位和时钟的问题。

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