fpga编译运行后，时序报错，怎么处理？

shenqihao

开发板是正点原子高云那一款，使用到自带的除法器和PLL，PLL输出50M和100M，50M给逻辑运行使用，100M给除法器使用。
现在综合后，建立时间这一块报错，正好是使用到除法器的模块。
使用逻辑分析仪（GAO）仿真，是能正常运行的。
该怎么处理这个报错？
像这个“Myparticle_control/u3/u1/r_res0_3_s0/Q”  “Myparticle_control/u3/fluo_Add_Sum1_8_s1/CE”
程序里也没写啊，不清楚是哪一根线，怎么找到。

QinQZ

这个IP核没用过，也可能确实满足不了时序吧，可以看下除法器IP核，有没有面积换速度的选项

shenqihao

QinQZ 发表于 2025-12-2 15:08
这个IP核没用过，也可能确实满足不了时序吧，可以看下除法器IP核，有没有面积换速度的选项

有4个档次，已经选了最快fast了。
以前用altera，里面除法是单时钟完成，确实好用，应该是集成了硬件。