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[XILINX] MMCM_adv_ClkFrequency_div_no_dclk

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天耀中华

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发表于 2025-5-25 21:43:30 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
正点原子逻辑分析仪DL16热卖中，最多16通道，采样率最高可达1GHz，存储深度可达3.5Gbit
当使用Vivado 时，点击implement之后出现如下图所示的报错的时候（如图1所示）
应该考虑时钟约束的过程中时钟大小、时钟引脚、时钟名称等是否设置错误，如下图2所示




本主题由 原子哥 于 2025-5-26 09:27 审核通过

MMCM报错.png (166.95 KB, 下载次数: 15)

图片1

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时钟约束(图2).png (33.84 KB, 下载次数: 12)

图片2

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正点原子逻辑分析仪DL16劲爆上市
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