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[XILINX] 仿真文件中时钟sys_clk用阻塞赋值问题

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发表于 2025-3-7 19:42:58 | 显示全部楼层 |阅读模式

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在编写tb仿真文件的时候，时钟信号sys_clk我们是这样编写的always #10 sys_clk = ~sys_clk;

为什么sys_clk是reg类型的变量，后面又是用always赋值，但用的是阻塞赋值=，而不是非阻塞赋值<=，reg型变量在always里面赋值不应该像initial里面那样用非阻塞赋值<=吗？

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至于用阻塞赋值还是非阻塞赋值，对于TB这里产生时钟来说，都差不多，只是使用阻塞赋值（=）是更常见和推荐的做法，因为时钟信号的生成是一个简单的周期性翻转操作

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发表于 2025-3-7 19:42:59 | 显示全部楼层

正点原子ESP32 AI开发套件上市，python

至于用阻塞赋值还是非阻塞赋值，对于TB这里产生时钟来说，都差不多，只是使用阻塞赋值（=） 是更常见和推荐的做法，因为时钟信号的生成是一个简单的周期性翻转操作

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发表于 2025-3-8 10:49:00 | 显示全部楼层

sys_clk是系统时钟吧，sys_clk取反，直接赋值给always #10 sys_clk

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发表于 2025-3-8 17:37:55 | 显示全部楼层

信号在always里幅值，就必须要定义成reg类型，跟这个信号是寄存器还是线网类型没有关系

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