原子例程中有关FPGA时序约束的疑问

CJC529 · 发表于 2024-10-19 20:45:39

在很多正点原子例程中，时序都是红的在查阅相关资料但是加上一句

可以解决，#--约束一个名为sys clk 50m时钟和由他产生的同源时钟都为异步时钟
set_clock_groups -asynchronous -group [get_clocks sys_clk_i -include_generated_clocks]

我不太理解这个约束利用外部晶振产生的不都是同源时钟吗，同源的状态下不应该比异步更好吗

CJC529 · 发表于 2024-10-22 16:29:31

顶顶顶

CJC529 · 发表于 2024-10-23 16:55:24

顶顶顶

932904676xy · 发表于 2024-10-25 09:39:11

无法判定两个时钟间相位时，则可以称这两个时钟为异步时钟(asynchronous clocks)。两个来自不同晶振的时钟，一定是异步时钟。通常情况下设计中不同的主时钟肯定是异步时钟，因此可以将这两个主时钟及其衍生时钟约束成不同的时钟组。

对于异步时钟，由于其两个时钟间相位不固定，时序分析的结果定然不确切，因此这部分的分析可以通过设置时钟组约束忽略，但是这并不意味着这部分的设计能工作正常；对于异步时钟间的设计，必须做跨时钟域处理，避免亚稳态的产生

CJC529 · 发表于 2024-10-25 21:32:31

932904676xy 发表于 2024-10-25 09:39
无法判定两个时钟间相位时，则可以称这两个时钟为异步时钟(asynchronous clocks)。两个来自不同晶振的时钟 ...

谢谢回复，你好，约束成不同的时钟组。为什么就是起到了一个忽略的作用呢。明确已经是不同时钟组了，对于异步时钟间的设计，不应该更突出警告吗

CJC529 · 发表于 2024-10-29 14:56:53

顶顶顶

帐号		自动登录	找回密码
密码			立即注册

[XILINX] 原子例程中有关FPGA时序约束的疑问

原子哥极力推荐 /2