正点原子PGL25G/50G核心板的区别？求教高手

congzh0

使用PGL25G/50G核心板，开发数采卡。采用以太网作为通信接口。
自己画的底板，以太网引脚配置如下：
sys_rst_n           C4
sys_clk              V9
eth_txd[3]         T5
eth_txd[2]         R5
eth_txd[1]         P8
eth_txd[0]         N7
eth_txc             T8
eth_tx_ctl         R8
eth_rxd[3]        T9
eth_rxd[2]        P12
eth_rxd[1]               R10
eth_rxd[0]               T10
eth_rxc             T11
eth_rx_ctl          R11
eth_rst_n          E13


自己底板+50G核心板+正点原子例程51_eth_icmp_test(50G)，成功ping通。
自己底板+25G核心板+正点原子例程51_eth_icmp_test(25G)，ping不通。

向高手请教，
PGL25G/50G核心板有什么区别？
引脚分配上有什么问题？
如何规避？

QinQZ

程序有用到锁相环吧，看一下25G和50G的工程，所使用的锁相环位置是不是一样的

congzh0

是的，我也注意到了这一点。发现程序自动分配的PLL好像有点问题。

正点原子PGL25G例程51_eth_icmp_test布线后PLL122_179的位置在3区和4区之间。
按照自己设计的底板配置PGL25G网口引脚后，逻辑都集中在1区和2区，而PLL122_179的位置还是在3区和4区之间。

(现在主要想调通PGL25G的核心板+自制底板)

《Logos系列FPGA时钟资源（Clock）用户指南》中有提及PLL驱动区域的内容，但是没有指定PLL的方法。

哪位高手指点一下，万分谢谢。

xige

###==== BEGIN Attributes
define_attribute {i:u_ddr3_ctrl_top.u_ddr3_ip.u_ipsxb_ddrphy_pll.u_pll_e3} {PAP_LOC} {PLL_122_75}
define_attribute {i:u_ddr3_ctrl_top.u_ddr3_ip.u_ddrphy_top.ddrphy_reset_ctrl.ddrphy_ioclk_gate} {PAP_LOC} {CLMA_118_68:FF3}
这个是DDR里的，可以参考这个改下位置，加到FDC里面

congzh0

谢谢2楼和4楼的指点，PGL25G核心板ping不通的问题确实和PLL有关。
目前设计的程序是主系统时钟使用一个PLL(50MHz->100MHz)，以太网口使用一个PLL。
当去掉主系统时钟的PLL，改用50MHz主频时，可以ping通。

但是当主系统时钟的PLL和以太网口PLL同时使用时，ping不通。
我认为可能是PLL之间有什么干涉造成的，想通过4楼的方法，指定PLL位置规避问题。

使用4楼的方法，编译的过程中会报错。C: Place-2039: The placement site of RXC_i_ibuf/opit_1 and eth/phyrx/pll/u_pll_e3/goppll is incompatible.
但是通过布线图可以看到PLL的位置按指定位置发生变化，可还是ping不通(PLL几种组合都尝试了)。

求教高手，有没有好的办法解决问题？让主时钟PLL和以太网PLL同时正常工作。

congzh0

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congzh0

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