modbus crc-16校验的Verilog，总是校验不对,问题在哪里？

duanzhiruorou

先上源码：module CRC(
  input [7:0] data_in,
  input d_valid,
  output [15:0] crc,
  input sys_rst_n,
  input sys_clk);


  reg [15:0] lfsr_q,lfsr_c;


  assign crc = lfsr_q;


  always @(*)
    begin
    lfsr_c[0] = lfsr_q[8] ^ lfsr_q[9] ^ lfsr_q[10] ^ lfsr_q[11] ^ lfsr_q[12] ^ lfsr_q[13] ^ lfsr_q[14] ^ lfsr_q[15] ^ data_in[0] ^ data_in[1] ^ data_in[2] ^ data_in[3] ^ data_in[4] ^ data_in[5] ^ data_in[6] ^ data_in[7];
    lfsr_c[1] = lfsr_q[9] ^ lfsr_q[10] ^ lfsr_q[11] ^ lfsr_q[12] ^ lfsr_q[13] ^ lfsr_q[14] ^ lfsr_q[15] ^ data_in[1] ^ data_in[2] ^ data_in[3] ^ data_in[4] ^ data_in[5] ^ data_in[6] ^ data_in[7];
    lfsr_c[2] = lfsr_q[8] ^ lfsr_q[9] ^ data_in[0] ^ data_in[1];
    lfsr_c[3] = lfsr_q[9] ^ lfsr_q[10] ^ data_in[1] ^ data_in[2];
    lfsr_c[4] = lfsr_q[10] ^ lfsr_q[11] ^ data_in[2] ^ data_in[3];
    lfsr_c[5] = lfsr_q[11] ^ lfsr_q[12] ^ data_in[3] ^ data_in[4];
    lfsr_c[6] = lfsr_q[12] ^ lfsr_q[13] ^ data_in[4] ^ data_in[5];
    lfsr_c[7] = lfsr_q[13] ^ lfsr_q[14] ^ data_in[5] ^ data_in[6];
    lfsr_c[8] = lfsr_q[0] ^ lfsr_q[14] ^ lfsr_q[15] ^ data_in[6] ^ data_in[7];
    lfsr_c[9] = lfsr_q[1] ^ lfsr_q[15] ^ data_in[7];
    lfsr_c[10] = lfsr_q[2];
    lfsr_c[11] = lfsr_q[3];
    lfsr_c[12] = lfsr_q[4];
    lfsr_c[13] = lfsr_q[5];
    lfsr_c[14] = lfsr_q[6];
    lfsr_c[15] = lfsr_q[7] ^ lfsr_q[8] ^ lfsr_q[9] ^ lfsr_q[10] ^ lfsr_q[11] ^ lfsr_q[12] ^ lfsr_q[13] ^ lfsr_q[14] ^ lfsr_q[15] ^ data_in[0] ^ data_in[1] ^ data_in[2] ^ data_in[3] ^ data_in[4] ^ data_in[5] ^ data_in[6] ^ data_in[7];

end




  always @(posedge sys_clk, negedge sys_rst_n) begin
    if(!sys_rst_n) begin
      lfsr_q <= {16{1'b1}};
    end
    else begin
      lfsr_q <= d_valid ? lfsr_c : {16{1'b1}};
    end
  end // always
endmodule // crc


校验出来的结果总是不对。这是根据http://outputlogic.com/?page_id=321网站生成的，经测试该网站生成的 ccitt crc-16的校验结果是对的，但是modbus crc-16始终不对。ccitt初始值是0x0000,modbus初始值为0xffff。究竟问题出在哪里？求高手解答。

QinQZ

结果值差距大吗，看看是不是还需要对结果值高低位互换，取反等等这些

duanzhiruorou

QinQZ 发表于 2024-5-13 13:43
结果值差距大吗，看看是不是还需要对结果值高低位互换，取反等等这些

差距很大。例如：校验55 A5 00 50 00 00 0F，结果应该是F457,而按上面的电路计算结果是8A16,虽说8A16取反后，经过一系列复杂（看不出有任何规律的）移位操作，也能变为F457，但是感觉还是不对。