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[XILINX] Zynq7010启明星 IP核之单端口RAM仿真遇到问题。

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发表于 2024-1-22 11:12:05 | 显示全部楼层 |阅读模式
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本帖最后由 huochangling 于 2024-1-22 11:15 编辑

发本帖子的背景是我是跟着QinQZ大大最新发布的真人手把手教你学FPGA的视频。在跟着老师P69第19.5讲做单端口RAM的Vivado自带仿真时候,出现的图形如下。该图形与视频中的图形不同,但是本人对比学习文件中的代码检查了两次,代码编写没有问题。
但是我的疑问是:视频中的clk与rst_n都是从系统时钟系统复位开始就相继出现。但是如下图,clk,与rst_n都是在第1000ns之后才出现。因为这个问题,ram_cnt在1000ns的时候计数已经到7。
ram_addr已经到了8。
针对这样的情况我是第一次遇到,所以来这里发个帖子寻求解答。什么错误导致时钟复位信号出现在1000ns之后?该怎么解决这样的问题呢?




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发表于 2024-1-22 13:52:16 | 显示全部楼层
本帖最后由 mzux 于 2024-1-23 09:31 编辑

先将需要查看的信号重新添加至仿真窗口,然后按一下restart按钮再重新仿真试一下
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