为什么用了时钟资源，时序就不容易满足

CJC529 · 发表于 2023-12-25 21:40:05

经常遇见如果外部晶振时钟直接进入FPGA作为驱动时钟时,Vivado时序就不会爆红，而如果将外部时钟进入PLL然后倍频出来后的时钟作为驱动时钟，就产生很多时序不满足编译爆红的情况，请问各位大佬这种情况是为什么？和怎么解决呢

正点原子 · 发表于 2023-12-27 22:57:35

帮顶

QinQZ · 发表于 2023-12-28 08:54:02

本帖最后由 QinQZ 于 2023-12-28 09:06 编辑

和时钟频率有关系，频率越高，时序越不容易满足

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