关于FPGA内部时钟频率问题

CJC529 · 发表于 2023-9-28 15:19:37

各位老师请教下如果是50Mhz的频率输入那它的时钟周期就是20ns，这种可以除得断的，但如果是52.0625Mhz 输入那的时钟周期为19.20768307322.....如果在计算时应该取到第几位？谢谢

CJC529 · 发表于 2023-9-28 15:20:15

FPGA内部通过锁相环可产生的时钟频率可以到什么级别的呢

QinQZ · 发表于 2023-10-6 09:28:50

取几位取决于你对精度的要求了

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