关于axi full接口读写出现的问题

克己树人 · 发表于 2023-9-15 12:17:31

我在block design中使用axi interconnect ip核来实现主机访问多个从机的功能，但是在主机读取其中一个从机数据时出现了问题，在主机侧读时只出现了4个RVALID beats，数据宽度为64位，这样总共能读取256位的数据；但是在从机侧读时有8个RVALID beats，一共能读512位的数据，这样两边读取的数据大小出现冲突，
同时，在主机侧的RAVLID 脉冲占两个clk，而在从机侧的RVALID脉冲只占1个CLK，在主机侧一个RVALID期间出现两个数据，不知道这样的时序是否正常，请教大家。
下面是主机侧读的时序图：

主机侧读的时序图