FPGA设计高通滤波器遇到的问题

xjwzd

我现在想设计一个高通滤波器，基于之前低通滤波器的代码进行修改，现在对ast_sink_data和da_data的数据位不清楚怎么修改，导致现在输出的波形是正弦波。代码如下：

LcwSwust

没见着代码,建议白天上班时间发帖.

xjwzd

LcwSwust 发表于 2023-7-29 09:46
没见着代码,建议白天上班时间发帖.

1. module FIR(
   
2.     input                 sys_clk     ,  //系统时钟
   
3.     input                 sys_rst_n   ,  //系统复位，低电平有效
   
4.     //AD芯片接口
   
5.     input     [7:0]       ad_data     ,  //AD输入数据
   
6.     //模拟输入电压超出量程标志(本次试验未用到)
   
7.     input                 ad_otr      ,  //0:在量程范围 1:超出量程
   
8.     output                ad_clk      ,  //AD(AD9280)驱动时钟,最大支持32Mhz时钟
   
9. 
   
10.          //DA芯片接口
    
11.     output                da_clk      ,  //DA(AD9708)驱动时钟,最大支持125Mhz时钟
    
12.     output    [7:0]       da_data      , //输出给DA的数据
    
13.          output   test
    
14. );
    
15. 
    
16. assign test = sys_clk;        
    
17. 
    
18. //pll实例化
    
19. pll u_pll(
    
20.         .areset(~sys_rst_n),
    
21.         .inclk0(sys_clk),
    
22.         .c0(ad_clk),
    
23.         .c1(da_clk)
    
24. );
    
25. 
    
26. //
    
27. 
    
28. //AD数据接收
    
29. 
    
30. 
    
31. //FIR滤波器实例化
    
32. wire [1:0] ast_sink_error;
    
33. wire ast_sink_valid;
    
34. wire [26:0] ast_source_data;
    
35. wire [8:0] ast_sink_data;
    
36. 
    
37. assign ast_sink_error = 2'b00;//输入无错误
    
38. assign ast_sink_valid = 1'b1;//输入有效
    
39. //assign ast_sink_data = {1'b0,ad_data[7:0]};
    
40. assign ast_sink_data = {1'b1,~ad_data[7],ad_data[6:0]};
    
41. 
    
42. fir u_fir(
    
43.                 .clk              (ad_clk),          //                     clk.clk
    
44.                 .reset_n          (sys_rst_n),        //                     rst.reset_n
    
45.                 .ast_sink_data    (ast_sink_data),    //   avalon_streaming_sink.data
    
46.                 .ast_sink_valid   (ast_sink_valid),   //                        .valid
    
47.                 .ast_sink_error   (ast_sink_error),   //                        .error
    
48.                
    
49.                 .ast_source_data  (ast_source_data),  // avalon_streaming_source.data
    
50.                 .ast_source_valid (), //                        .valid
    
51.                 .ast_source_error ()  //                        .error
    
52.         );
    
53. 
    
54. 
    
55. 
    
56. //DA数据发送
    
57. //assign         ast_source_data[26] = ~ast_source_data[26];
    
58. assign   da_data = {~ast_source_data[26],ast_source_data[25:19]};
    
59. 
    
60. //always @(posedge sys_clk or negedge sys_rst_n) begin
    
61. //        if(!sys_rst_n) begin
    
62. //                da_data <= 8'b0;
    
63. //        end
    
64. //        else if(en_flag == 1'b1)
    
65. //                da_data <= data_in + 8'd128;
    
66. //end
    
67. 
    
68. endmodule

复制代码

LcwSwust

xjwzd 发表于 2023-7-29 18:54

可惜我也不懂，
assign ast_sink_data = {1'b1,~ad_data[7],ad_data[6:0]};
意思是ad_data[7]输入信号是个反相的信号吗？为什么要这样呢？