关于ila窗口不弹出和ila时钟源选择的问题

克己树人

我在最近一个项目中使用ila仿真，但板子pl端只有一对200M的差分时钟源，于是我将其接成下图：

将图中的BUFG_O作为ila的时钟源，但是将bit流文件烧进板子上后ila窗口不弹出，具体警告内容如下：
WARNING: [Labtools 27-3361] The debug hub core was not detected.
Resolution:
1. Make sure the clock connected to the debug hub (dbg_hub) core is a free running clock and is active.
2. Make sure the BSCAN_SWITCH_USER_MASK device property in Vivado Hardware Manager reflects the user scan chain setting in the design and refresh the device.  To determine the user scan chain setting in the design, open the implemented design and use 'get_property C_USER_SCAN_CHAIN [get_debug_cores dbg_hub]'.
For more details on setting the scan chain property, consult the Vivado Debug and Programming User Guide (UG908).

WARNING: [Labtools 27-3413] Dropping logic core with cellname:'u_ila_0' at location 'uuid_23E7D65A79BC59F7BC47406C1714DFAE' from probes file, since it cannot be found on the programmed device.

导致出现这个问题原因是什么呢？是我选的这个时钟源不是free running clock吗，还是我这个设计存在问题，又或者问题不出在时钟上？希望大家可以给我一些建议或解决办法，谢谢。

QinQZ

克己树人 发表于 2023-7-3 15:27
我使用分频前的输入时钟作为ila的时钟源的，而且我才二分频

你参考下我们的MPSOC之FPGA开发指南吧，在线逻辑分析仪的使用那一小节，和你的差异只是我们的差分时钟是100M而已

QinQZ

应该是时钟的问题，你的程序功能正常吗

克己树人

图片在我另一个帖子中可以看到

克己树人

QinQZ 发表于 2023-7-3 09:36
应该是时钟的问题，你的程序功能正常吗

因为ila不弹窗所以看不到程序运行状况，我选的时钟是由pl端一个200m的查分时钟接了两个buffer，用后一个buffer的输出时钟作为ila时钟，这个ila时钟不是free run clock吗？

QinQZ

克己树人 发表于 2023-7-3 09:58
因为ila不弹窗所以看不到程序运行状况，我选的时钟是由pl端一个200m的查分时钟接了两个buffer，用后一个b ...

你没有先将一对差分时钟转成单端时钟吗

克己树人

QinQZ 发表于 2023-7-3 10:05
你没有先将一对差分时钟转成单端时钟吗

我是将这对差分时钟连接两个buffer后变成了单端时钟，再将它接到PLL分频使用的。我的ila时钟源是接在最后一个buffer的输出上的（也就是PLL的输入时钟）

QinQZ

克己树人 发表于 2023-7-3 12:04
我是将这对差分时钟连接两个buffer后变成了单端时钟，再将它接到PLL分频使用的。我的ila时钟源是接在最后 ...

分频后的时钟频率多少？一般太低了不行

克己树人

QinQZ 发表于 2023-7-3 15:21
分频后的时钟频率多少？一般太低了不行

我使用分频前的输入时钟作为ila的时钟源的，而且我才二分频