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[国产FPGA] 异步fifo实验rd_data一直为0?

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发表于 2023-7-1 15:14:24 | 显示全部楼层 |阅读模式
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assign  rd_req = rd_req_t & (~rd_empty);
always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        rd_req_t <= 1'b0;
    end
    else if(rd_cnt == 24'd5 && !rd_empty)begin
        rd_req_t <= 1'b1;
    end
    else
        rd_req_t <= 1'b0;
end

always @(posedge clk or negedge rst_n) begin
    if(!rst_n)
        rd_cnt <= 24'd0;
    else if(rd_cnt == 24'd5)  
        rd_cnt <= 24'd0;
    else
        rd_cnt <= rd_cnt + 1'b1;
end



在官方的异步fifo程序上进行修改读ffo模块,运行时读请求拉高后,读出的数据一直是0,但是我在写端将写入的数据写成了定值10,为什么会读出来的是0呢?

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