关于 IP核之FIFO实验的请教

dqyang · 发表于 2023-6-13 21:07:35

本帖最后由 dqyang 于 2023-6-13 21:49 编辑

各位大佬，在《达芬奇指南》的第十八章 IP核之FIFO实验中，fifo_rd_en应该是almost_full延迟两拍后再延迟10拍拉高，fifo_wr_en应该是almost_empty延迟两拍后再延迟10拍拉高。
可是我看波形图上fifo_rd_en是在延迟10拍后又延迟了3拍才拉高， fifo_wr_en是在延迟10拍后又延迟了2拍才拉高，这是为啥啊？

以下为fifo_wr.v的官方代码：

<font face="微软雅黑">//****************************************Copyright (c)***********************************//
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//All rights reserved
//----------------------------------------------------------------------------------------
// File name: fifo_wr
// Last modified Date: 2019/05/10 13:38:04
// Last Version: V1.0
// Descriptions: 写FIFO模块
//----------------------------------------------------------------------------------------
// Created by: 正点原子
// Created date: 2019/05/10 13:38:14
// Version: V1.0
// Descriptions: The original version
//
//----------------------------------------------------------------------------------------
//****************************************************************************************//
module fifo_wr(
//mudule clock
input clk , // 时钟信号
input rst_n , // 复位信号
//FIFO interface
input almost_empty, // FIFO将空信号
input almost_full , // FIFO将满信号
output reg fifo_wr_en , // FIFO写使能
output reg [7:0] fifo_wr_data // 写入FIFO的数据
);
//reg define
reg [1:0] state ; //动作状态
reg almost_empty_d0 ; //almost_empty 延迟一拍
reg almost_empty_syn ; //almost_empty 延迟两拍
reg [3:0] dly_cnt ; //延迟计数器
//*****************************************************
//** main code
//*****************************************************
//因为 almost_empty 信号是属于FIFO读时钟域的
//所以要将其同步到写时钟域中
always@( posedge clk ) begin
if( !rst_n ) begin
almost_empty_d0 <= 1'b0 ;
almost_empty_syn <= 1'b0 ;
end
else begin
almost_empty_d0 <= almost_empty ;
almost_empty_syn <= almost_empty_d0 ;
end
end
//向FIFO中写入数据
always @(posedge clk ) begin
if(!rst_n) begin
fifo_wr_en <= 1'b0;
fifo_wr_data <= 8'd0;
state <= 2'd0;
dly_cnt <= 4'd0;
end
else begin
case(state)
2'd0: begin
if(almost_empty_syn) begin //如果检测到FIFO将被读空
state <= 2'd1; //就进入延时状态
end
else
state <= state;
end
2'd1: begin
if(dly_cnt == 4'd10) begin //延时10拍
//原因是FIFO IP核内部状态信号的更新存在延时
//延迟10拍以等待状态信号更新完毕
dly_cnt <= 4'd0;
state <= 2'd2; //开始写操作
fifo_wr_en <= 1'b1; //打开写使能
end
else
dly_cnt <= dly_cnt + 4'd1;
end
2'd2: begin
if(almost_full) begin //等待FIFO将被写满
fifo_wr_en <= 1'b0; //关闭写使能
fifo_wr_data <= 8'd0;
state <= 2'd0; //回到第一个状态
end
else begin //如果FIFO没有被写满
fifo_wr_en <= 1'b1; //则持续打开写使能
fifo_wr_data <= fifo_wr_data + 1'd1; //且写数据值持续累加
end
end
default : state <= 2'd0;
endcase
end
end
endmodule
</font>

复制代码

HUANGweicong · 发表于 2023-6-14 11:03:33

这是最初的代码设计，那会的设计思路有些问题，读写模块是一样的问题，这里以写模块为例说一下。之前写模块的设计思路是通过将空信号来判断是否进行写操作的，但是将空信号来的时候其实读模块还没有停止工作，又因为是异步的读写，所以延迟10拍比较保险（10拍内读操作肯定已经结束并停止工作了，而且FIFO内各个参数的值也肯定稳定了不再变化了），但是这个设计思路是有些问题的，就显得很冗余而且不好理解和说明。合理的设计思路应该使用空信号来判断是否进行写操作，因为空信号来的时候说明读模块已经停止了工作，说明可以进行写操作了。这个问题在新版的领航者资料中已经修改过来了，达芬奇等其它开发板的资料在后续发布新版资料时也会修改更正过来。

HUANGweicong · 发表于 2023-6-14 11:11:48

fifo_wr_en是在延迟10拍后又延迟了2拍才拉高这个问题是因为异步FIFO中，将空信号是FIFO读时钟域下的信号，对于FIFO写时钟域来说属于异步信号，所以在进入写模块的时候先对信号打了两拍，让它同步到的FIFO写时钟域下（如代码44~54行所示），然后代码又使用了打拍后的同步信号(almost_empty_syn)作为判断条件进行打10拍的操作，所以看到的结果是fifo_wr_en总共延迟了12拍。读模块同理

dqyang · 发表于 2023-6-14 15:10:35

HUANGweicong 发表于 2023-6-14 11:03
这是最初的代码设计，那会的设计思路有些问题，读写模块是一样的问题，这里以写模块为例说一下。之前写模块 ...

好的，谢谢！

dqyang · 发表于 2023-6-15 17:47:44

本帖最后由 dqyang 于 2023-6-15 18:01 编辑

HUANGweicong 发表于 2023-6-14 11:03
这是最初的代码设计，那会的设计思路有些问题，读写模块是一样的问题，这里以写模块为例说一下。之前写模块 ...

您好！我看了领航者的FIFO例程，其中用到了wr_rst_busy和rd_rst_busy信号。但是达芬奇好像不存在这两个信号，IP核的例化模板中也没有相应的端口，请问该如何解决？

HUANGweicong · 发表于 2024-1-10 14:10:34

dqyang 发表于 2023-6-15 17:47
您好！我看了领航者的FIFO例程，其中用到了wr_rst_busy和rd_rst_busy信号。但是达芬奇好像不存在这两个 ...

要在IP核配置界面勾选的，以前的没有勾选，你可以看一下新版的IP核配置部分

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