Vivado Block Design 界面的 IP 核间连线问题

无趣的紫薯L

如图，ov5640_capture_data_0 的 cmos_rgb 接口展开后得到 cmos_frame_vsync 等三个输出信号端口，v_vid_in_axi4s_0 的 vid_io_in 接口展开后得到 vid_active_video 等七个输入信号端口。

将 cmos_rgb 接口和 vid_io_in 接口进行连线，那 vivado 又是如何判断具体哪个输出信号端口接到哪个输入信号端口上的？况且观察信号名称应该还存在部分输入信号端口是无连接的。

截图源自 ZYNQ 例程。

QinQZ

这个问题问的好，因为ov5640_capture_data_0是自定义的IP核，在封装IP核的过程中，将cmos_frame_vsync，data和active端口封装成了video_in接口，就是cmos_rgb，在封装接口的过程中有对每一个端口映射的过程，你可以看一下IP核封装与接口定义那一章节

无趣的紫薯L

QinQZ 发表于 2023-5-30 14:10
这个问题问的好，因为ov5640_capture_data_0是自定义的IP核，在封装IP核的过程中，将cmos_frame_vsync，dat ...

刚学习了“IP封装和接口定义章节”，大概是了解了。

Vivado 提供了各种属性选项供用户描述端口的用途，相当于为用户提供了多套的模板，用户要做的是将 IP 核代码设计中顶层模块的输入、输出端口按功能代入到模板当中，即“端口映射”，方便 Vivado 正确识别信号并按属性连线。

谢谢版主~