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freertos系统延时osDelay如何跟随主频适应?

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发表于 2023-5-6 16:51:30 | 显示全部楼层 |阅读模式
系统需要在人不操作的情况下,调低工作频率以节省功耗。实际测试中,降低频率后osDelay也会跟着变
  1. #define configCPU_CLOCK_HZ      ( SystemCoreClock )
复制代码
这个是系统初始化,就确定的,应该不能随便动
正点原子逻辑分析仪DL16劲爆上市
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发表于 2023-5-7 11:09:50 | 显示全部楼层
你调低后,重新初始化一遍不得了
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 楼主| 发表于 2023-5-8 08:41:29 | 显示全部楼层
jermy_z 发表于 2023-5-7 11:09
你调低后,重新初始化一遍不得了

这样简单粗暴  容易出问题吧   外设可以重新初始化   那任务也重新初始化吗
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发表于 2023-5-8 09:50:18 | 显示全部楼层
以 cortex-m3 内核为例

如果以系统默认配置的话  systick 使用的是内核时钟

        void vPortSetupTimerInterrupt( void )
        {
                /* Calculate the constants required to configure the tick interrupt. */
                #if configUSE_TICKLESS_IDLE == 1
                {
                        ulTimerCountsForOneTick = ( configSYSTICK_CLOCK_HZ / configTICK_RATE_HZ );
                        xMaximumPossibleSuppressedTicks = portMAX_24_BIT_NUMBER / ulTimerCountsForOneTick;
                        ulStoppedTimerCompensation = portMISSED_COUNTS_FACTOR / ( configCPU_CLOCK_HZ / configSYSTICK_CLOCK_HZ );
                }
                #endif /* configUSE_TICKLESS_IDLE */

                /* Configure SysTick to interrupt at the requested rate. */
                portNVIC_SYSTICK_LOAD_REG = ( configSYSTICK_CLOCK_HZ / configTICK_RATE_HZ ) - 1UL;
                portNVIC_SYSTICK_CTRL_REG = ( portNVIC_SYSTICK_CLK_BIT | portNVIC_SYSTICK_INT_BIT | portNVIC_SYSTICK_ENABLE_BIT );
        }


此时,如果更改了内核时钟的话   不更改  systick 的配置   不仅仅是延时不准确   系统依靠 系统节拍的相关功能都会不准确

所以  如果更改了系统时钟的话  同时需要更改一下 systick 的计数值

即:portNVIC_SYSTICK_LOAD_REG = ( configSYSTICK_CLOCK_HZ / configTICK_RATE_HZ ) - 1UL;        configSYSTICK_CLOCK_HZ 这个宏定义需要改成当前系统时钟的值

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发表于 2023-5-8 09:59:11 | 显示全部楼层
freewayflyer 发表于 2023-5-8 08:41
这样简单粗暴  容易出问题吧   外设可以重新初始化   那任务也重新初始化吗

不明白你说的是什么意思   
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