关于 verilog always 语句块语法的问题

Sue43 · 发表于 2023-1-15 00:27:55

如上图所示，图二和图三的仿真结果为什么不一样呢，当EN == 0 时，counter1 将不再计数并清0，那么图三的else if (counter1 == CNT1)也不再满足条件，为什么与图二结果不同？

第一张是图二的仿真是正确的，第二张是图三的是错误的

LcwSwust · 发表于 2023-1-15 00:27:56

图三的结果，也就是ctrl在counter1==CNT1时ctrl<=ctrl+1,在其它时间都为ctrl<=0，
所以ctrl只在一个时钟周期为1，其它大部分时间里都是0。

QinQZ · 发表于 2023-1-16 10:17:57

可以把涉及到的信号都加到观察列表中，EN，counter1

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