Delay 模块仿真问题，delay_done为什么是x状态？

cuitjxg · 发表于 2022-11-24 23:58:24

论坛大神：
在做FPGA Delay模块仿真时，不明白delay_done为什么一直是x状态！仿真源码文件：

SPI_Simulation.rar (122.39 KB, 下载次数: 0)

仿真文件见源码文件压缩包！

不知道是哪里的问题，请大神指教下！感谢！

QinQZ · 发表于 2022-11-25 13:34:30

X是不定态，一般是由于没有赋初始值导致的

cuitjxg · 发表于 2022-11-25 00:01:12

上图是仿真波形

cuitjxg · 发表于 2022-11-27 00:55:48

该问题解决，仿真波形如下：

总结：出现该问题的原因，还是刚刚入门FPGA，对于时序问题，以及仿真文件的编写不熟悉，造成了很多的错误。
附件中是该波的，verilog源码与仿真文件！

cuitjxg · 发表于 2022-11-27 00:57:35

cuitjxg · 发表于 2022-11-28 00:11:44

在以上工程的基础上，加入三线SPI，数据发送仿真：

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[XILINX] Delay 模块仿真问题，delay_done为什么是x状态？