时钟IP核波形变化有几个地方不太理解

邹一田的爸爸 · 发表于 2022-10-12 11:16:06

FPGA小白，刚刚学到时钟IP核，用的板子是领航者，代码采用官方代码，仿真后对波形有几个不理解的地方
①在20ns的时候四个时钟不约而同都发生了变化，不知道是怎么因素驱动它们变化，况且只是变化了一次没有周期性变化，三个时钟相位，周期各有区别，但是20ns处的变化只是体现了相位不同，没有体现周期不同，不太理解这里为什么会变化。
②200ns处sys_rst_n发生变化，但是四个时钟没有发生变化，有点懵sys_rst_n发生变化是为了什么
③910ns处四个时钟发生周期性变化，规律符合代码内容，但是不清楚为什么要在910ns这个节点才发生变化，910ns的时候其余信号也没有发生变化，为什么就是这个时候发生变化？

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QinQZ · 发表于 2022-10-12 11:16:07

1、时钟IP核输出的时钟什么时候有效，主要取决于locked信号；locked信号拉高之前，时钟是不准确的，不用管，要看locked信号拉高之后的时钟；
2、复位信号输入，是TB给的激励；
3、什么时候开始变化不重要也不用管，这个取决于锁相环什么时候能稳定，主要看locked信号拉高之后的时钟变化；

正点原子 · 发表于 2022-10-13 01:50:15

帮顶

QinQZ · 发表于 2022-10-14 09:29:05

本帖最后由 QinQZ 于 2022-10-14 14:14 编辑

如果非要弄懂底层原理，可以了解PLL/MMCM的原理，不过这个不是关注的重点

QinQZ · 发表于 2022-10-14 09:30:20

而且这毕竟是仿真，信号多久变化，都是仿真模型里提前写好的代码

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