fpga_a7 verilog axi4 ddr3 与 vdma

流逝aa

    我在网上找到一个广州创龙的历程。
    平台就是 artix-7
     没有使用软核，搭建的一个axi4 ddr3 与 vdma 采集显示系统，   
    我自己移植了下，
    但是ddr3的 s_axi_awready 一直是1，s_axi_awvaild一直是0，因为这两个信号是直接连到vdma接口上去了，
    对外部来说就是个黑箱子了，不知道怎么调试，
    有人搞过在a7板子上  不使用软核搭建过 axi4 ddr3 与 vdma的系统吗？

流逝aa

搞好了，发现用vdma还是比较方便的，不用关心ddr3的读写问题。

正点原子

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