如何解决[Common 17-55] 'set_property' expects at least one object.

shadow1989 · 发表于 2022-8-9 15:18:43

ZYNQ7020开发板嵌入式SDK开发
OV5640_LCD工程和OV5640_HDMI工程
按照例程设计完成Block Design并添加XDC约束文件后生成比特流时就存在critical warning如图所示
[Common 17-55] 'set_property' expects at least one object. ["D:/English/FPGA_ZYNQ_PROJ/34/OV5640_HDMI.srcs/constrs_1/new/ov5640_hdmi.xdc":4]
如果直接运行源码OV5640_LCD工程和OV5640_HDMI工程的话不报这个警告，直接在原工程复制Block Design在运行也会报这个critical warning
请问该如何解决？万分感谢！

helloqds · 发表于 2022-8-10 10:36:35

直接在原工程复制Block Design是啥意思

shadow1989 · 发表于 2022-8-11 11:14:28

helloqds 发表于 2022-8-10 10:36
直接在原工程复制Block Design是啥意思

就是在例程的工程里create Block Design后，将例程的Block Design复制到新建的Block Design，然后删除例程里原来的Block Design，之后再运行也会报这个问题，但直接用例程就不会报问题

helloqds · 发表于 2022-8-11 11:40:04

shadow1989 发表于 2022-8-11 11:14
就是在例程的工程里create Block Design后，将例程的Block Design复制到新建的Block Design，然后删除例 ...

没有这样用过，为啥这样复制。你直接新建block design，然后不要复制，按教程的步骤，自己手动添加需要用到的ip，然后添加引脚约束，最后编译生成bit文件，还会报错吗

helloqds · 发表于 2022-8-11 12:34:41

你自己建的工程，block design中ov5640_capture_data ip核截图看看

arm51avr · 发表于 2022-8-11 14:37:12

首先我没看过这个例程，仅能根据常识提供一些信息，希望能有所帮助。

现在有两个名字，cam_pclk、cam_pclk_IBUF；以及和 Block Design 的 Top_Wrapper.v 里面信号的名字，三者能否对上。

第四行的Warning：'set_property' expects at least one object，是否可以理解为设计中并没有找到以这个名称命名的信号引脚？

供参考

shadow1989 · 发表于 2022-8-12 15:18:41

helloqds 发表于 2022-8-11 11:40
没有这样用过，为啥这样复制。你直接新建block design，然后不要复制，按教程的步骤，自己手动添加需要用 ...

感谢回复！会报错，我就是因为这样照着例程新建工程后generate bitstream后就一直存在这个问题，然后我直接运行原工程不报错，复制修改原工程也报错，很奇怪

shadow1989 · 发表于 2022-8-12 15:20:35

helloqds 发表于 2022-8-11 12:34
你自己建的工程，block design中ov5640_capture_data ip核截图看看

module ov5640_capture_data(
input rst_n , //复位信号
//摄像头接口
input cam_pclk , //cam 数据像素时钟
input cam_vsync , //cam 场同步信号
input cam_href , //cam 行同步信号
input [7:0] cam_data , //cam 数据
output cam_rst_n , //cmos 复位信号，低电平有效
output cam_pwdn , //电源休眠模式选择
//RGB888接口
output cmos_frame_clk, //时钟信号
output cmos_frame_ce, //时钟使能信号
output cmos_frame_vsync, //帧有效信号
output cmos_active_video ,//数据有效
output [23:0] cmos_frame_data //有效数据
);
//parameter define
//寄存器全部配置完成后，先等待10帧数据
//待寄存器配置生效后再开始采集图像
localparam WAIT_FRAME = 4'd10 ; //寄存器数据稳定等待的帧个数
//reg define
reg rst_n_d0 =1;
reg rst_n_syn =1;
reg cam_vsync_d0 ;
reg cam_vsync_d1 ;
reg cam_href_d0 ;
reg cam_href_d1 ;
reg [3:0] cmos_ps_cnt ; //等待帧数稳定计数器
reg wait_done ;
reg byte_flag ;
reg [7:0] cam_data_d0 ;
reg [15:0] cmos_data_16b ; //用于8位转16位的临时寄存器
reg byte_flag_d0 ;
//wire define
wire pos_vsync ;
//*****************************************************
//** main code
//*****************************************************
//采输入场同步信号的上升沿
assign pos_vsync = (~cam_vsync_d1) & cam_vsync_d0 ;
//不对摄像头硬件复位,固定高电平
assign cam_rst_n = 1'b1;
//电源休眠模式选择 0：正常模式 1：电源休眠模式
assign cam_pwdn = 1'b0;
assign cmos_frame_clk = cam_pclk;
//由于摄像头输入接口的两个时钟周期对应于RGB888输出接口的一个有效时钟周期
//所以要给出数据有效标志即RGB888输出接口的时钟使能信号
assign cmos_frame_ce = wait_done ? (byte_flag_d0 & cmos_active_video) || (!cmos_active_video) : 1'b0;
assign cmos_frame_vsync = wait_done ? cam_vsync_d1 : 1'b0; //输出帧有效信号
assign cmos_active_video = wait_done ? cam_href_d1 : 1'b0; //输出行有效信号
assign cmos_frame_data = wait_done ?
{ cmos_data_16b[15:11],3'd0 , cmos_data_16b[10:5],2'd0 , cmos_data_16b[4:0],3'd0 }
: 24'd0; //输出数据
//复位信号的异步复位、同步释放处理
always @(posedge cam_pclk or negedge rst_n) begin
if(!rst_n) begin
rst_n_d0 <= 1'b0;
rst_n_d0 <= 1'b0;
end
else begin
rst_n_d0 <= 1'b1;
rst_n_syn <= rst_n_d0;
end
end
//对行、场同步信号的延迟打拍
always @(posedge cam_pclk or negedge rst_n_syn) begin
if(!rst_n_syn) begin
cam_vsync_d0 <= 1'b0;
cam_vsync_d1 <= 1'b0;
cam_href_d0 <= 1'b0;
cam_href_d1 <= 1'b0;
end
else begin
cam_vsync_d0 <= cam_vsync;
cam_vsync_d1 <= cam_vsync_d0;
cam_href_d0 <= cam_href;
cam_href_d1 <= cam_href_d0;
end
end
//寄存器全部配置完成后，先等待10帧数据
//待寄存器配置生效后再开始采集图像
always @(posedge cam_pclk or negedge rst_n_syn) begin
if(!rst_n_syn)
cmos_ps_cnt <= 4'd0;
else if(pos_vsync && (cmos_ps_cnt < WAIT_FRAME))
cmos_ps_cnt <= cmos_ps_cnt + 4'd1; //对帧数进行计数
end
//等待完成后给出等待完成信号
always @(posedge cam_pclk or negedge rst_n_syn) begin
if(!rst_n_syn)
wait_done <= 1'b0;
else if((cmos_ps_cnt == WAIT_FRAME) && pos_vsync)
wait_done <= 1'b1;
end
//8位数据转16位RGB565数据
always @(posedge cam_pclk or negedge rst_n_syn) begin
if(!rst_n_syn) begin
cmos_data_16b <= 16'd0;
cam_data_d0 <= 8'd0;
byte_flag <= 1'b0;
end
else if( cam_href ) begin //cam 行同步信号
byte_flag <= ~byte_flag;
cam_data_d0 <= cam_data;
if(byte_flag)
cmos_data_16b <= {cam_data_d0,cam_data};
end
else begin
byte_flag <= 1'b0;
cam_data_d0 <= 8'b0;
end
end
always @(posedge cam_pclk or negedge rst_n_syn) begin
if(!rst_n_syn)
byte_flag_d0 <= 1'b0;
else
byte_flag_d0 <= byte_flag;
end
endmodule

复制代码

shadow1989 · 发表于 2022-8-12 15:35:38

arm51avr 发表于 2022-8-11 14:37
首先我没看过这个例程，仅能根据常识提供一些信息，希望能有所帮助。

现在有两个名字，cam_pclk、cam_pc ...

感谢回复！cam_pclk信号在自定义IP核上，cam_pclk_IBUF信号在Top_Wrapper.v 里面并不存在，这也是我很疑惑的地方。如图教程中说增加 “ set_property CLOCK_DEDICATED_ROUTE FALSE”语句来取消软件对时钟专用引脚的检查。这是由于 Vivado 软件检测到像素时钟（cam_pclk）是一个时钟端口，而分配到芯片上的引脚并不是一个时钟专用引脚，因此增加这一语句可取消软件对 cam_pclk 时钟专用引脚的检查，否则软件会在综合时会报错。
不太理解这里为什么设定成cam_pclk_IBUF信号
在例程给的源码中，直接运行不报错，自己按照例程新建的工程就会报错

arm51avr · 发表于 2022-8-13 08:06:00

我把例程下载下来看了下，cam_pclk_IBUF 是这么来的。

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