PLL可编程时钟重配置，实现10MHz-55MHz,步进1MHz

嗯哼嗯哼1 · 发表于 2022-6-24 15:22:25

请教各位大佬一个问题，锁相环PLL重配置时，如何给定M、N、C计数器中low_div和high_div的值，如何判定是否需要旁路使能和奇偶分频？
系统时钟50MHz，实现10MHz-55MHz,步进1MHz的时钟输出

嗯哼嗯哼1 · 发表于 2022-6-24 15:24:29

C:\Users\34353\Desktop

QinQZ · 发表于 2022-6-27 18:56:04

这得自己看手册和实际测试了

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[ALTERA] PLL可编程时钟重配置，实现10MHz-55MHz,步进1MHz