vivado中的FIFO32位数字位宽转8位数字位宽输出

lidada111

有没有大佬会写32位转8位的。为什么我这个输出会是0啊。球球了，孩子已经崩溃了！！module untitled_bd_wrapper   (clk,
    rst_n,
    dout

    );
  input clk;
  input rst_n;
  output [7:0]dout;


  wire                  clk;
  wire [31:0]           gateway_out;
  wire                  rst_n;
  wire                  rdy;
  wire                  din_vld;
  wire                  clk_out;
  reg     [1:0]         cnt;
  wire                  add_cnt;
  wire                  end_cnt;
  reg                   fifo_wren;
  reg     [31:0]        fifo_din;
  wire                  fifo_rden;
  wire    [31:0]        fifo_dout;
  wire                  fifo_empty;
  wire    [5:0]         fifo_wrcount;
  reg     [7:0]         dout;
  reg                   dout_vld;

  untitled_bd untitled_bd_i
       (.clk(clk),
        .gateway_out(gateway_out));

fifo_generator_0 fifo_generator_inst (
  .rst(rst_n),                      // input wire rst
  .wr_clk(clk),                // input wire wr_clk
  .rd_clk(clk),                // input wire rd_clk
  .din(fifo_din),                      // input wire [31 : 0] din
  .wr_en(fifo_wren),                  // input wire wr_en
  .rd_en(fifo_rden),                  // input wire rd_en
  .dout(fifo_dout),                    // output wire [7 : 0] dout
//full(full),                    // output wire full
  .empty(fifo_empty),                  // output wire empty
//rd_data_count(rd_data_count),  // output wire [11 : 0] rd_data_count
  .wr_data_count(fifo_wrcount)  // output wire [9 : 0] wr_data_count
);   

always@(posedge clk or negedge rst_n )begin
    if(rst_n==1'b0)begin
        fifo_wren <= 1'b0;
    end
    else if(din_vld && fifo_wrcount <= 1024)begin
        fifo_wren<=1'b1;
    end
    else begin
         fifo_wren <= 1'b0;
     end
end

always@(posedge clk or negedge rst_n )begin
    if(rst_n==1'b0)begin
        fifo_din <= 32'b0;
    end
    else if(din_vld)begin
        fifo_din <= gateway_out;
    end
end


always@(posedge clk or negedge rst_n )begin
    if(!rst_n)begin
        cnt <= 0;
    end
    else if(add_cnt)begin
        if(end_cnt)
            cnt <= 0;
        else
            cnt = cnt+1;
    end
end

assign add_cnt = rdy && !fifo_empty;
assign end_cnt = add_cnt && cnt == 4-1;

assign fifo_rden = end_cnt;

always@(posedge clk or negedge rst_n) begin
    if (rst_n == 1'b0)begin
        dout <= 8'b0;
    end
    else begin
        dout <= fifo_din[31-8*cnt -:8];//fifo_dout 没数据  
    end
end

always@(posedge clk or negedge rst_n) begin
    if (rst_n == 1'b0)begin
        dout_vld <= 1'b0;
    end
    else if(add_cnt) begin
        dout_vld <= 1'b1;
    end
    else begin
        dout_vld <= 1'b0;
    end
end        

hehaiming

FIFO两边可以配置成不同宽度的，如32位输入，8位输出的模式。

lidada111

谢谢您的指教，可是我都设置好FIFO的IP了 并且也例化好了，就是只有输入，输出一直都是0

QinQZ

看下fifo的空满信号，数据有没有写进去

lidada111

好的 谢谢您 那我看一下。

arm51avr

你的FIFO一直处在Reset状态

Xilinx Vivado IP 一般是高电平Active。