请问在xilinx FPGA芯片内如果有一个来自内部IP的生成时钟信号我想将这个信号滞后90°在不修改IP的情况下，该如何实现？

飞过漠北的蓝天 · 发表于 2022-2-14 14:46:30

如题

arm51avr · 发表于 2022-2-14 14:46:31

这个可以实现。你是ZYNQ吗？

你在Vivado IP Catalog里选择Clocking Wizard，就像往常一样。

第一个界面，Clocking Features里面勾选Dynamic Reconfig，然后下面AXI4Lite就亮了。

之后就可以使用C代码修改时钟和相位。

例程：

testperiph.rar (2.59 KB, 下载次数: 0)

正点原子 · 发表于 2022-2-15 01:08:27

帮顶

QinQZ · 发表于 2022-2-15 09:04:19

那应该搞不了

hehaiming · 发表于 2022-2-16 11:10:46

要滞后90°，可以用多倍采样的方法，如使用比这个时钟信号高4倍的频率的时钟信号，在这个高频率的时钟下，对被采样的时钟信号进行相位延迟，延迟两个时钟周期，即可得到90°相位。然后将处理后的信号输出即可，实测方法可用。

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[XILINX] 请问在xilinx FPGA芯片内如果有一个来自内部IP的生成时钟信号我想将这个信号滞后90°在不修改IP的情况下，该如何实现？