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标题: 自定义AXI IP核如何读取数据，写入没问题 [打印本页]
作者: pingfr    时间: 2022-2-10 10:02
标题: 自定义AXI IP核如何读取数据，写入没问题
教程“第六章 第六章 自定义 IP 核- 呼吸灯 实验”讲了 在vivado下如何创建基于AXI IP核, 可以通过连接Master端，从Master往Slave配置寄存器(写数据), 即把slv_reg寄存器接为输出到要控制的模块中去是没有问题的，比如控制指示灯或者配置DAC等等。

但不知道如何能把slave模块中的值返回到master端中来？

我是想在这个自定义的AXI IP核里读取ADC的状态，但IP核编译后vivado 报错：[Synth 8-685] variable 'slv_reg4' should not be used in output port connection ["f:/0_ZYNQ_SDK/2_psr_plw_bram/ip_repo/pl_bram_adc_1.0/hdl/pl_bram_adc_v1_0_S00_AXI.v":763]

意思就是AXI的reg不能连到verilog模块的输出端口，这个怎么办？




作者: QinQZ    时间: 2022-2-10 14:58
本帖最后由 QinQZ 于 2022-2-10 15:00 编辑

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