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[XILINX] 请教一下xilinx pcie 7series integrated block for PCI express IP的3DW/4DW存储器读请求TLP包头的地址是怎么回事

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飞过漠北的蓝天

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发表于 2022-1-24 16:44:36 | 显示全部楼层 |阅读模式
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请教一下xilinx pcie 7series integrated block for PCI express IP的3DW/4DW存储器读请求TLP包头的地址是怎么回事

如下图3DW/4DW包头地址都是好几十位的为什么在xilinx PIO用户层的地址只有13位？


图片里面的内容都是xilinx官方的例程仿真得到的，包括PIO_RX_ENGINE也是官方例程用户层里面的，为什么会跟pcie TLP包里面的地址会相差这么多？







无标题.jpg
QQ截图20220124164208.png
认真做好笔记....
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飞过漠北的蓝天

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 楼主| 发表于 2022-1-26 04:58:56 | 显示全部楼层
真的没人会吗？？？？？
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飞过漠北的蓝天

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 楼主| 发表于 2022-1-26 04:59:30 | 显示全部楼层
真的没人会吗？？？？？？
认真做好笔记....
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发表于 2022-7-5 09:34:49 | 显示全部楼层
爆卖数万套！重构传统用法！正点原子 DM40三合一数字万用表，4 位半高精度，示波器/信号发生器......
楼主，你会了吗？求知啊！！
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QinQZ

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