请教一下xilinx pcie 7series integrated block for PCI express IP的3DW/4DW存储器读请求TLP包头的地址是怎么回事

飞过漠北的蓝天 · 发表于 2022-1-24 16:44:36

请教一下xilinx pcie 7series integrated block for PCI express IP的3DW/4DW存储器读请求TLP包头的地址是怎么回事

如下图3DW/4DW包头地址都是好几十位的为什么在xilinx PIO用户层的地址只有13位？

图片里面的内容都是xilinx官方的例程仿真得到的，包括PIO_RX_ENGINE也是官方例程用户层里面的，为什么会跟pcie TLP包里面的地址会相差这么多？