采用mmcm/pll ip 核，实现同一pin脚输出不同的频率

baifan

芯片采用xilinx zynq7020，采用mmcm/pll ip 核生成不同的频率，计划将这些频率在同一个pin脚输出，结果编译报错，请大神指教啊，谢谢。部分代码如下：
    output    reg  ad_clk_reg,       //AD9245驱动时钟,支持20,40,65,80Mhz时钟

    wire clk_out_20;
    wire clk_out_40;
    wire clk_out_65;
    wire clk_out_80;
    wire PLL_locked;
   
    //assign ad_clk = ad_clk_reg;
    //assign ad_clk = clk_out_20;


    always @(posedge m00_axis_aclk or negedge m00_axis_aresetn)
        if(!m00_axis_aresetn)
            begin
                ad_clk_reg <= 1'd0;
            end
        else
            begin
                case(sampling_rate)
                    3'b001: begin
                                    ad_clk_reg <= clk_out_20;
                                end
                    3'b010: begin
                                    ad_clk_reg <= clk_out_40;
                                end
                    3'b011: begin
                                    ad_clk_reg <= clk_out_65;
                                end
                    3'b100: begin
                                    ad_clk_reg <= clk_out_80;
                                end
                    default: begin
                                    ad_clk_reg <= clk_out_20;
                                end
                endcase
            end
        
      //PLL IP call
    clk_wiz_0 clk_wiz_0_ad(
        // Clock out ports
        .clk_out1(clk_out_20),                // OUT 200Mhz
        .clk_out2(clk_out_40),               // OUT 20Mhz
        .clk_out3(clk_out_65),              // OUT 50Mhz
        .clk_out4(clk_out_80),    // OUT 25Mhz

QinQZ

在组合逻辑中做时钟切换试试，而不是时序逻辑下

疾如风

帮顶   

Winkawaks

直接用CPU动态调整pll模块多简单