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.app_sr_req (), // input app_sr_req .app_ref_req (), // input app_ref_req
.app_zq_req (), // input app_zq_req
在原子例程里面,mig核例化的时候可以为空,编译能通过,且ddr3读写功能正常。但是在我自己建立的工程里面,例化mig的时候编译为空报如下错误:
[Opt 31-67] Problem: A LUT5 cell in the design is missing a connection on input pin I2, which is used by the LUT equation. This pin has either been left
unconnected in the design or the connection was removed due to the trimming of unused logic. The LUT cell name is: u_mig_7series_0/u_mig_7series_0_mig/
u_memc_ui_top_std/mem_intfc0/mc0/rank_mach0/rank_common0/refresh_generation.refresh_bank_r[0]_i_1.
我尝试过例化为高电平,如下,现象是MIG内核在ILA仿真的时候不工作,
.app_sr_req (1'b1), // input app_sr_req .app_ref_req (1'b1), // input app_ref_req
.app_zq_req (1'b1), // input app_zq_req
我尝试过例化为低电平,如下,现象是MIG内核在ILA仿真的时候,写入的数据和读到的数据都是0,但是板子上的指示灯常量
.app_sr_req (1'b0), // input app_sr_req .app_ref_req (1'b0), // input app_ref_req
.app_zq_req (1'b0), // input app_zq_req
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最佳答案
查看完整内容[请看2#楼]
你可以直接编译原子的例程没有问题的,至于你写入的数据和读出的数据全是0有两种情况,一种就是你写进去的是0,读出来的当然是0。第二种情况是你ddr初始化成功了,但是读时序错了,那么此时读数据有效信号不会拉高此时error默认为0。led灯常亮(这是个bug)。可以像我这样改一下 //复位或者ddr初始化失败都认为是ddr状态错误,只有当读出的数据是我们预期的数据时认为ddr进入正确状态拉低error always @(posedge ui_clk or neged ...
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