【正点原子产品资料】领航者(V2)ZYNQ开发板资料下载和技术讨论链接

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提示：本帖主要作用为单个产品资料链接以及产品技术讨论交流。因为网盘随时可能失效，所以正点原子所有产品链接统一规范管理。

0）正点原子领航者(V2)ZYNQ开发板交流群：862548054 点击加入：

1）正点原子领航者(V2)ZYNQ开发板资料下载：

http://www.openedv.com/docs/boards/fpga/zdyz_linhanz(V2).html

2）正点原子领航者(V2)ZYNQ综合功能演示：

https://www.bilibili.com/video/BV1xq4y1N791?spm_id_from=333.999.0.0

3）正点原子领航者(V2)ZYNQ开发板介绍和购买链接：

https://detail.tmall.com/item.htm?id=609032204975

4）正点原子所有产品资料下载总链接：

http://www.openedv.com/thread-13912-1-1.html

5）原子哥在线教学平台视频免费学习:

https://www.yuanzige.com

6）正点原子微信公众号：

产品图片：

         

                        领航者(V2)ZYNQ开发板实物图正面

         

                       领航者(V2)ZYNQ开发板实物图背面

QinQZ

钻石星尘 发表于 2022-6-20 10:16
请问自定义IP核这里选择接口类型的时候，对于“于较少数据量的存储映射通信”和“较多数据量的存储映射通信 ...

你是说AXI4-Full和AXI4-Lite的接口选择吧？也没有明确说多少数据量算多和少，只是AXI4-Full支持突发传输，传输效率高，但占用资源也多，比如你要传输图像数据，那肯定是用AXI4-Full；但是如果传输一些配置数据，就可以选择资源占用更少的AXI4-Lite

QinQZ

钻石星尘 发表于 2022-6-15 19:19
请问怎么把自己写的IP核挂到zynq的cpu上去，可能描述不太准确，就是想在“BLOCK DESIGN”上面挂自己设计的I ...

在SDK开发指南里面，参考“自定义IP核-呼吸灯实验”

sddzycnq

版主，V2版本有什么变化么？

fang0682052

貌似平台的zynq还是老课程

QinQZ

fang0682052 发表于 2021-10-29 13:39
貌似平台的zynq还是老课程

第一期FPGA设计部分已经出了V2版本的配套课程，第二期嵌入式裸机开发部分正在抓紧录了，估计一周左右就能出

shijie472

请教一下各位大佬，为什么直接用原子哥的基于OV5640二值化试验的代码运行一段时间后显示屏都会直接卡死（开发板是领航者ZYNQ7020的，一直显示最后一帧图像不动了），不知道大家是不是一样的。

钻石星尘

请教个问题，看《领航者嵌入式FPGA开发指南》，学习第十四章的IP核ram实验，因为提示设计为空，所以在顶层文件加了把ram_rd_data输出，能够正常模拟仿真，然后再加上管脚约束之后编译就会报错，用的开发板是ZYNQ V2开发板，这是怎么回事？

钻石星尘

钻石星尘 发表于 2022-6-8 11:01
请教个问题，看《领航者嵌入式FPGA开发指南》，学习第十四章的IP核ram实验，因为提示设计为空，所以在顶层 ...

以下是报错内容，截取了部分
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[Place 30-374] IO placer failed to find a solution
Below is the partial placement that can be analyzed to see if any constraint modifications will make the IO placement problem easier to solve.

+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|                                                                     IO Placement : Bank Stats                                                                           |
+----+-------+-------+------------------------------------------------------------------------+------------------------------------------+--------+--------+--------+-----+
| Id | Pins  | Terms |                               Standards                                |                IDelayCtrls               |  VREF  |  VCCO  |   VR   | DCI |
+----+-------+-------+------------------------------------------------------------------------+------------------------------------------+--------+--------+--------+-----+
|  0 |     0 |     0 |                                                                        |                                          |        |        |        |     |
| 13 |     0 |     0 |                                                                        |                                          |        |        |        |     |
| 34 |    50 |     1 | LVCMOS33(1)                                                            |                                          |        |  +3.30 |    YES |     |
| 35 |    50 |     1 | LVCMOS33(1)                                                            |                                          |        |  +3.30 |    YES |     |
+----+-------+-------+------------------------------------------------------------------------+------------------------------------------+--------+--------+--------+-----+
|    |   100 |     2 |                                                                        |                                          |        |        |        |     |
+----+-------+-------+------------------------------------------------------------------------+------------------------------------------+--------+--------+--------+-----+

IO Placement:
+--------+----------------------+-----------------+----------------------+----------------------+----------------------+
| BankId |             Terminal | Standard        | Site                 | Pin                  | Attributes           |
+--------+----------------------+-----------------+----------------------+----------------------+----------------------+
| 34     | sys_clk              | LVCMOS33        | IOB_X0Y26            | U18                  |                      |
+--------+----------------------+-----------------+----------------------+----------------------+----------------------+
| 35     | sys_rst_n            | LVCMOS33        | IOB_X0Y57            | N16                  |                      |
+--------+----------------------+-----------------+----------------------+----------------------+----------------------+

[Place 30-99] Placer failed with error: 'IO Clock Placer failed'
Please review all ERROR, CRITICAL WARNING, and WARNING messages during placement to understand the cause for failure.
[Common 17-69] Command failed: Placer could not place all instances
*******************************************************************

QinQZ

钻石星尘 发表于 2022-6-8 11:04
以下是报错内容，截取了部分
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  ...

IO管脚分配的有问题，或者不合理

钻石星尘

钻石星尘 发表于 2022-6-8 11:04
以下是报错内容，截取了部分
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  ...

问题解决了，报错原因是新增加的输出没有分配管脚导致，随便找了几个管脚分配了之后综合编译都正常了，很奇怪就是如果不增加顶层文件的对外输出的话就会报错，提示设计为空

钻石星尘

请问怎么把自己写的IP核挂到zynq的cpu上去，可能描述不太准确，就是想在“BLOCK DESIGN”上面挂自己设计的IP核，可以实现吗？怎么怎么做（之前用的是Altera的芯片，是在Qsys界面生成自己的IP，然后挂载到cpu上去的，想实现一样的操作）

钻石星尘

QinQZ 发表于 2022-6-15 19:48
在SDK开发指南里面，参考“自定义IP核-呼吸灯实验”

感谢，已经看到后续的实验了

钻石星尘

请问自定义IP核这里选择接口类型的时候，对于“于较少数据量的存储映射通信”和“较多数据量的存储映射通信”，这两个怎么区别，不太理解什么程度算较多数据量的存储映射通信，是指IP核内部的用于控制的读写寄存器的个数很多吗？另外，使用AXI4-Full的时候，可修改的存储器大小，这个存储器使用来存储什么的，指的是IP核内部需要用的ram存储的大小吗？

钻石星尘

请问有人知道怎么把自定义IP核输出的信号作为中断信号引入到ZYNQ system中吗，在添加的zynq编辑界面选中IRQ_F2P以后，只能连一个中断，就是在SDK编程的时候自定义IP核的这个信号会作为中断响应

xzf361

领航者V2 按照教程刷写的QSPI flash和文件系统，ifconfig -a里没有PL的网口是什么问题呢Navigator_7020.img

QinQZ

xzf361 发表于 2022-10-17 11:38
领航者V2 按照教程刷写的QSPI flash和文件系统，ifconfig -a里没有PL的网口是什么问题呢Navigator_7020.img

PL的网口通过网线连接电脑或者路由器了吧

xzf361

QinQZ 发表于 2022-10-17 11:51
PL的网口通过网线连接电脑或者路由器了吧

链接了