关于入门FPGA的仿真的几个问题

1289251272 · 发表于 2021-8-19 21:23:54

先看代码和仿真图
1、为啥复位后，LED0亮的时间不是200ns而是190ns？
2、为啥.vt文件写的是#1000 $stop;但它执行到1000ns后又执行了一会？
3、.v文件里面led是reg类型，到.vt文件里led怎么为wire类型了？

还想问：
1、.vt文件在Quartus里写好后，怎么在Quartus里面编译它语法是否语法错误？
2、我还想看counter的波形，如何修改.vt文件呢？（我是直接在.sys_rst_n(sys_rst_n),后面添加.counter(counter)）,好像错误了。

1289251272 · 发表于 2021-8-19 21:23:55

自己解决问题：
2、为啥.vt文件写的是#1000 $stop;但它执行到1000ns后又执行了一会？
.vt代码中
initial begin
……
end
是顺序执行的，类似C语言代码，刚开始以为是并行执行的，
所以先会有延时100ns后执行的sys_rst_n = 1;
执行完这条语句后才真正开始计时1000ns 再stop，
所以总仿真时间100ns + 1000ns

1289251272 · 发表于 2021-8-19 21:49:22

本帖最后由 1289251272 于 2021-8-19 21:56 编辑

还有.v代码中的第23行
led[3:0] <= {led[2:0], led[3]};

这个我不理解是啥意思........
现在又理解了：
led的第3-0位 <= led的第2-0位+led的第3位
起到了将led最高位移动到最后面再重新赋值的作用！从而实现流水灯

正点原子 · 发表于 2021-8-21 01:37:08

1289251272 发表于 2021-8-20 14:39
自己解决问题：
2、为啥.vt文件写的是#1000 $stop;但它执行到1000ns后又执行了一会？
.vt代码中

谢谢分享

1289251272 · 发表于 2021-8-21 17:48:42

自己解决问题：
1、为啥复位后，LED0亮的时间不是200ns而是190ns？
看波形图左二红线：
是sys_clk的下降沿和sys_rst_n的上升沿，所以不会执行(posedge sys_clk or negedge sys_rst_n)模块里面的语句
再看波形图左一红线：
是sys_clk的上升沿，执行always模块里面的语句，让灯亮200ns。

之前没能理解的原因：
总以为一复位了就一定是以复位这个时刻开始计算起，其实不是的。
要注意你模块执行的条件：negedge sys_rst_n，复位下降沿才执行，
而显然波形左二红线指的是复位上升沿

1289251272 · 发表于 2021-8-21 17:58:29

问题：使用自动仿真发现时钟sys_clk只执行了一个周期后就一直为高电平。
补充：我是用Quartus ，Processing - Start - Start Template Testbench Write 自动生成的文件。
解决：删去生成文件末尾的@eachvec，估计是这个卡住了 #(T/2) sys_clk <= ~sys_clk的执行

1289251272 · 发表于 2021-8-21 19:28:15

本帖最后由 1289251272 于 2021-8-21 20:33 编辑

问题：使用自动仿真发现时钟sys_clk只执行了一个周期后就一直为高电平。
补充：我是用Quartus ，Processing - Start - Start Test Bench Template Writer自动生成的文件
解决：删掉自动生成文件末尾的 @eachvec; 估计是这个原因卡住了时钟。

再补充：激励文件中initial语句最后面不能再添加延时了，编译会报错，好像添加了也没有意义把？