ram时序问题，这样的时序稳定吗？

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ghenry

发布时间: 2021-7-7 08:52

在正点原子教程中，ram时序在clk上升沿时，addr、data同时跳变。这样的c时序中，clk上升沿采集到的addr和data是不是不稳定？是否应该设计成clk在addr和data稳定时再上升沿？

QinQZ 发表于 2021-7-8 08:52:56

ghenry 发表于 2021-7-7 14:24
那为什么clk上升沿采样到的是addr和data采样时刻后的信号，而不是之前的信号？因为这个时刻addr和data正 ...

是之前的信号，同步时钟下采数据看到的波形，采到的是信号的尾巴，而不是头

ghenry 发表于 2021-7-7 14:24:46

QinQZ 发表于 2021-7-7 11:55
放心吧，稳定的。addr、data本来就是clk时钟下的同步信号，所以这样采样没问题

那为什么clk上升沿采样到的是addr和data采样时刻后的信号，而不是之前的信号？因为这个时刻addr和data正在跳转？

QinQZ 发表于 2021-7-7 08:52:19

放心吧，稳定的。addr、data本来就是clk时钟下的同步信号，所以这样采样没问题

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